Este trabajo aborda el diseño, análisis y validación de una unidad aritmético–lógica (ALU) de 32 bits orientada a operaciones Multiply–Accumulate (MAC), desarrollada a nivel transistor bajo una arquitectura basada en tecnología NSFET en un nodo de 3 nm. La propuesta se construye a partir de bloques combinacionales y secuenciales cuidadosamente diseñados, con el propósito de ejecutar de manera eficiente aquellas operaciones que resultan esenciales en entornos de procesamiento neuronal, donde el desempeño, la precisión y el consumo energético son factores críticos. Para sustentar el diseño, se llevó a cabo el modelado detallado de los dispositivos involucrados, así como el análisis de parámetros fundamentales como la corriente de drenador, el voltaje umbral y el comportamiento eléctrico intrínseco de los NSFET. Estos elementos permitieron describir con claridad la funcionalidad del bloque MAC, el cual integra multiplicadores, acumuladores y sumadores optimizados para maximizar el rendimiento y minimizar la latencia en aplicaciones de cálculo matricial. Asimismo, se estudió el comportamiento estructural del sistema y la integración lógica necesaria para consolidar una unidad coherente con los requisitos de arquitecturas modernas de aceleración. Este enfoque permitió validar tanto la factibilidad del diseño como su alineación con los estándares actuales de cómputo. En conjunto, el proyecto establece una base sólida para la construcción de módulos de aceleración más complejos orientados a redes neuronales y evidencia el potencial de los dispositivos NSFET para mejorar el desempeño y el control electrostático en tecnologías de nodos avanzados.