En el presente trabajo de tesis se realiza el diseño de una arquitectura de hardware digital VLSI mediante lenguaje de descripción de hardware HDL Verilog, la cual desempeña el funcionamiento de un controlador PID wavenet, y trabaja con mínimo consumo de potencia y tiempo de operación. El PID wavenet sintoniza en línea las ganancias proporcional, integral y derivativa de un controlador PID discreto, mediante la identificación de un sistema dinámico SISO a controlar de modelo matemático desconocido. Esto se logra empleando una red neuronal artificial de base radial con distintas funciones de activación wavelet (wavenet) y un filtro de respuesta infinita al impulso (IIR) en cascada. La arquitectura digital se configura en un FPGA XC4V LX25 de la familia Virtex4 de Xilinx. Se realiza un análisis de su estructura donde se resalta su capacidad de procesamiento en paralelo. Además, se realizan pruebas para verificar su desempeño y consumo de potencia. Por último, se implementa experimentalmente en el control de un motor de corriente directa.